什麼是 WIP？四步驟解決半導體痛點

一、拆解 WIP 本質與半導體實務分類

如今，半導體製造紛紛追求微米與奈米級的精準度，產線的脈動從不靜止，而維繫整座晶圓廠運轉節奏的核心指標之一，正是無處不在的「在製品」（Work in Process, WIP）。

半導體工廠像是一座規模龐大且精密的高速網路，從最前端矽晶圓（Bare Wafer）投入產線開始，到最後切割、封裝測試完成並送達客戶手中，一片晶圓往往需要經過好幾百道工序，有時候，整體時間會長達兩到三個月。

在這段生產過程中，所有已經投入原料成本、離開了庫房，但尚未完成全部製程、不能作為成品出貨的晶圓批次（Wafer Lot），全部都被歸類為在製品，以下我們統一用「WIP」表示。

在半導體製造中，WIP 扮演著既關鍵又矛盾的雙重角色：

1. 產能的推動者：半導體追求高稼動率，其關鍵是產線不能斷料停機。適量的 WIP 就像水庫中的蓄水量，能在前後製程速度不一時發揮緩衝作用，維持機台的高稼動率。
2. 潛在的財務風險：每一片在產線流轉的晶圓，都已經承載了光罩、特氣、化學品與折舊等成本。 WIP 太多意味著營運資金被積壓在無塵室內，同時承擔著製程刮傷、良率衰退與市場價格波動的跌價風險。

簡而言之，管理 WIP 就是在機台最大產能與將流動資金停滯風險之間取得最佳平衡點。

半導體實務中的 WIP 分類

雖然整個生產時間非常的長，WIP 在生產過程中，雖然扮演著實體晶圓，但仍會隨著生產環境、技術限制與市場需求的差異，呈現出不同的面貌：

• 依「流動節奏與狀態」
  • 動態流通批（Active WIP）：正掛在機台內部進行光阻塗佈、蝕刻、離子植入或化學機械研磨（CMP）的批次，代表實際轉化為產出的有效價值。
  • 等待滯留批（Wait / Idle WIP）：靜置在天車（OHT）儲位、機台旁暫存架（Side Stocker）等待派工的批次。生管的日常挑戰正是撫平這些隱形等待時間，壓縮生產週期（Cycle Time）。
• 依「製程環境與時效限制」
  • Q-Time 敏感型 WIP（Queue Time WIP）：半導體最具代表性的在製品。例如擴散（Diffusion）前的酸洗清潔、光阻塗佈到曝光之間，晶圓表面容易氧化或附著微塵，必須在規定的數小時內進入下一站點，否則晶圓便會報廢或面臨降級重工。
  • 非敏感型緩衝批（Non-critical Buffer WIP）：耐受度高、無嚴格時間窗限制的中間站點半成品，通常配置在產能變異較大的站點前作為避震緩衝。
• 依「使用者與權責維度」
  • 工程實驗批（Engineering / Split Lot）：研發與製程整合（PIE）工程師為了調校參數或驗證新材料而分流的批次。此類 WIP 通常有最高派工優先權，但同時也最容易打亂正常量產排程，甚至因頻繁換線與條件切換而造成機台設定風險。
  • 標準量產批（Production Lot）：以大規模穩定產出、高良率為導向的商業在製品，是工廠維持毛利與穩定稼動的基礎。
• 依「市場供需與交付策略」
  • 裸晶庫存在製品（Die Bank WIP）：在晶圓製造完成（Wafer Fab Out）後、進行晶圓針測（CP）或進入封裝前的暫存形式。這類 WIP 讓製造商能根據客戶最後一刻的客製化封裝需求彈性出貨，兼顧交付速度與庫存彈性。
  • 專屬客製急件批（Hot Lot / Super Hot Lot）：因應市場缺貨或戰略客戶急單所開闢的綠色通道在製品，在無塵室內一路享有免排隊特權，但代價是推擠周圍常態 WIP 的流動節奏。

我們透過拆解出每道工序背後的時效特性、機台配比與商業優先權，這樣一來，你才能夠在半導體製造中，避免「盲目追料」與「救急排程」的狀況，也才能進一步往智慧調度邁進。

二、半導體製造現場的 WIP 五大痛點

在動輒數幾百道精密工序、機台重資產投入的半導體製造現場，任何微小的 WIP 排隊時產生異常，都可能讓影響擴大到整個廠區。以下梳理產線實務上最關鍵的五大 WIP 痛點：

• 晶圓滯留超時（Q-Time 限時超標）：晶圓經特定化學清洗、薄膜沉積或光阻塗佈後，暴露於無塵室空氣極易氧化或吸附微塵，必須在時限內進下一道工序。一旦超標，輕則降級重工，重則整批報廢（Scrap），波及擴散、黃光及薄膜等潔淨度高敏感站點。而 WIP 是引發此痛點的主體，當前站投產過猛、後站派工不及，敏感型 WIP 便在暫存區超時停留，由原先的潛在高價值資產直接質變為巨額財務報廢損失。

• 瓶頸機台塞車（機台負載失衡）：紫外光（EUV）、深紫外光（DUV）曝光機或高階離子植入機等關鍵設備，因產能上限成為天然瓶頸站點。此處一旦塞車，將導致上游全面回堵、下游機台斷料空轉，衝擊全廠生產節奏與總產出（Throughput）。失控的 WIP 分布加劇了負載失衡。若生管未能精準調節進入瓶頸站點的 WIP 數量，過剩批次會癱瘓機台緩衝區，反之不足則導致機台稼動率（OEE）下降。

• 生產批次混淆（實驗量產衝突）：為了推進新製程驗證，研發人員常自量產批中分流出工程實驗批（Split Lot），並賦予派工優先權。頻繁插隊打亂了標準節奏，現場容易誤用配方（Recipe）或搞錯載具，影響範圍涵蓋良率穩定度與量產準時交期。WIP 身份與屬性的多樣性製造了現場盲區。當實驗批與量產批在同一暫存架交錯，WIP 的標籤識別與權限控管若僅靠人工巡檢，便成為產線混淆出錯的源頭。

• 在製品隱形化（帳料不符）：晶圓在跨棟傳送、天車倉儲（Stocker）、委外加工（例如. 晶圓凸塊或外包測試）移轉時，若資訊回填延遲，系統將失去對批次實體位置與狀態的掌控，導致生管無法準確估算交期，甚至造成批次遺失或延誤。WIP 的實體流動脫離了數位紀錄，當「實體 WIP 位置」與「系統帳面數據」產生時間差，管理者便只能憑藉經驗盲目推測，讓 WIP 沉沒為無效資產。

• 資金周轉凍結（堆積壓艙）：面對突如其來的良率檢驗異常、客戶改單或市場需求反轉，產線緊急喊停，造成大量高成本半成品停滯無塵室。此現象將大幅拉長全廠生產週期（Cycle Time），嚴重降低企業的現金流週轉彈性。WIP 本身即是已被鎖定的流動資金。當產線調度缺乏彈性，過度堆積的 WIP 不僅無法轉化為營業收入，更會衍生出庫存持有成本與庫存跌價損失風險。

歸納這五大痛點可以發現，依賴生管人員的 Excel 報表或現場巡檢，是無法駕馭半導體如此高頻、多變的動態環境。我們必須跳出人工作業盲區，才能解決產線的痛點。

三、iMES 核心價值與半導體痛點映射

面對半導體製造現場複雜的製程與時效壓力，我們發現，透過傳統人工、被動的記錄方式，無法跟上生產速度，當有異常發生時，也是花許多時間才能找到原因，這都還沒算上解決問題的時間。而智慧製造執行系統（iMES, intelligent Manufacturing Execution System）正是化解產線混亂的核心系統！

iMES 讓你從被動記錄走向即時智慧決策

在智慧製造架構中，iMES 扮演著承上啟下、貫穿工廠的關鍵角色。它向下透過標準化通訊協定（例如. SECS/GEM）直連底層機台與自動化搬運系統（AMHS），向上則與企業資源規劃（ERP）整合。iMES 的核心價值是在於全製程即時透明化（Real-time Visibility）、主動式智慧派工調度（Smart Dispatching）以及嚴密防呆阻斷閉環（Interlock & Recipe Management）。它將製造現場的所有人、機、料、法、環數據轉化為即時動態決策指令，確保每一次投產與轉站都處於準確計算的最佳路徑。

應半導體五大痛點的核心防線

將 iMES 的核心能力投射至半導體產線，恰能逐一擊破前述因在製品（WIP）失衡所衍生的實務痛點：

1. 動態 Q-Time 倒數阻斷：針對晶圓滯留超時，iMES 內建即時時限監控機制，一旦 WIP 接近臨界時間窗，系統便自動提升派工權重，若不幸超時則即刻觸發 Interlock 鎖定防呆，減少未經檢驗的超時晶圓誤入下一道高溫或沉積製程。
2. 動態瓶頸平衡演算法：針對「瓶頸機台塞車」，系統依據當前 EUV/DUV 等關鍵設備的即時狀態、維護週期與在線負載，主動進行上游 WIP 節流與下游進料平滑化，解決斷料與過載的現象。
3. 配方權限防呆閉環：針對「實驗與量產衝突」，iMES 自動識別 Split Lot 的特殊工藝路徑，強制要求機台載入專屬 Recipe，未通過授權驗證即無法啟動機台，防堵工程批因人為疏失污染量產線。
4. 全流程數位身分綁定：針對「帳料不符與盲區」，透過條碼、載具 ID（Carrier ID）與天車站點自動交握，即時刷新 WIP 實體座標與製程履歷，減少資訊時間差。
5. 週期時間預測：針對「資金凍結與週轉停滯」，iMES 透過瓶頸分析與排程優化壓低在線滯留時間，加速 WIP 轉化為出貨營收，解除資本沉沒危機。

過去 MES 系統被視為一討軟體工具，但我們會以「將產線規則結構化、讓龐大半導體 WIP 能夠自主、順暢流動的工廠大腦」來定義 iMES，來為降本增效奠定基礎。

四、WIP 與 iMES 聯動機制與量化效益

當靜態的在製品（WIP）遇上具備即時運算能力的 iMES，半導體製造現場的運作模式便轉化為系統主動計算的最佳化敏捷流動。

動態互聯 WIP 與 iMES 的協同防禦機制

WIP 與 iMES 之間的互動，是一個持續循環的動態感知與反饋系統：

• 時效與派工的即時聯動（化解 Q-Time 痛點）：WIP 進入敏感站點後，iMES 立即在後台啟動計時。系統不會等警報響起才處理，而是動態比對後續機台的可用狀態與排隊隊列，自動調高該批晶圓在天車搬運系統（OHT）與機台進料端的優先順序（Dynamic Priority），讓高風險 WIP 順利綠燈通行；若發生突發死鎖，系統則阻斷並觸發防呆抽檢。
• 負載預測與智慧分流（撫平瓶頸機台）：iMES 透過全廠即時在製品分布圖，預判未來數小時內瓶頸站點（例如. 高階曝光機）的累計水位，在上游工序自動實施節流或引導至替代機台，確保瓶頸設備永遠保持在最佳進料節奏，既不回堵也不斷料。
• 載具身分驗證與權限卡控（杜絕實驗量產衝突與帳料盲區）：每一批晶圓在進出機台、天車轉運站（Stocker）時，載具晶片與條碼皆與 iMES 即時交握。若是工程實驗批（Split Lot），系統直接鎖定機台並下發特定配方（Recipe），未經授權無法開工；同時實體座標即時同步，減少資訊斷層。

量化成果 降本與增效的實績驗證

藉由上述機制的落地，企業能夠在財務與產能兩個維度獲得可衡量的 ROI ：

當 WIP 被管理好，就是直接反應在半導體廠的獲利空間。過去沒有辦法，但如今可以讓每一片晶圓的流轉都被賦予準確的演算法邏輯，產線就能持續創造高毛利的競爭力。

五、 實現智慧製造的 4 個步驟

我們進一步將在製品（WIP）與先進的智慧系統對齊，你會發現，目前沒有一家半導體商可以一蹴可幾的實現，儘管這不是一個短期可以完成的目標，但我們仍可以有一套清晰、可驗證的推進路徑，來協助我們降低風險。

要讓晶圓在複雜動線中精準流轉，企業可依循以下四個階段，逐步完成從基礎盤點到智慧調度的提升：

1. 狀態全面數位化（建立唯一標識與數位孿生）：為每一批次晶圓（Lot）與承載載具（FOUP/Cassette）配置唯一的數位身分識別，並在系統中嚴格定義等待、加工中、異常暫停、檢測中等標準狀態機，減少人工抄寫與帳料盲點。
2. 工藝限制結構化（定義 Q-Time 與流動規則）：將廠內散落的製程專業知識轉化為系統規則，結構化梳理所有敏感站點的 Q-Time 時限、前後站搭配邏輯，以及實驗批（Split Lot）的特例流程，為自動化排程設定邊界條件。
3. 系統閉環防呆化（導入 iMES 動態互鎖與派工）：透過標準通訊協定串接機台設備，讓系統接手派工與防錯決策。未通過配方驗證、時效檢查的 WIP 強制觸發 Interlock 停機卡控，確保對的晶圓在對的時間進入對的機台。
4. 數據調度演算法化（動態瓶頸平衡與持續調優）：基於大量即時產線數據，建立週期時間（Cycle Time）預警與產能平滑演算法，主動調節瓶頸機台前的水位，達成全廠自適應的平衡運轉。

鼎華再定義智慧製造上，是將複雜的現場約束轉化為清晰的系統決策。如果您的晶圓廠或封測產線正受困於 Q-Time 超時、機台負載失衡或高額 WIP 庫存成本，現在正是重新審視在製品流動效率的關鍵時刻。

歡迎聯繫我們的半導體智慧製造專業顧問團隊，讓我們為您量身盤點產線瓶頸，共同打造最適化的落地導入藍圖。